本發(fā)明揭示一種用于在一無線設(shè)備上的一軟件應(yīng)用程序的執(zhí)行期間對所述軟件應(yīng)用程序進行可選升級的系統(tǒng)和方法。所述系統(tǒng)包括接收一利用一駐存的可執(zhí)行應(yīng)用程序的一不同版本來代替所述應(yīng)用程序的請求。所述系統(tǒng)進一步包括檢測所述駐存的可執(zhí)行應(yīng)用程序的實際...

本發(fā)明揭示一種方法，其包括：接收電路的功率分布網(wǎng)絡(luò)的描述；在所述功率分布網(wǎng)絡(luò)中界定至少一個ＤＣ超節(jié)點；接收所述電路的邏輯描述；和確定所述電路中的至少一個邏輯路徑。所述方法進一步包括反向遍歷所述至少一個邏輯路徑和確定所述至少一個邏輯路徑的...

本發(fā)明揭示一種處理系統(tǒng)和在所述處理系統(tǒng)內(nèi)進行通信的方法。所述處理系統(tǒng)可包括：總線；存儲區(qū)域，其耦合到所述總線；和多個處理組件，其能夠經(jīng)由所述總線訪問所述存儲區(qū)域，所述處理組件中的每一者經(jīng)配置以通過經(jīng)由所述總線同時請求對旗語位置的讀取操作...

本發(fā)明的實施例針對于一種用于減少芯片上系統(tǒng)中的傳送等待時間的方法和設(shè)備，所述芯片上系統(tǒng)包括總線主控器、總線受控器和仲裁器，其中所述總線主控器、總線受控器和仲裁器之間處于電連通。將請求從所述總線主控器傳輸?shù)剿鲋俨闷鳎渲袃?yōu)先級信號與等待...

本發(fā)明提供一種同步執(zhí)行由第一模塊產(chǎn)生且在第二模塊處執(zhí)行的多個命令的方法，其中所述第一和第二模塊經(jīng)由通信鏈路通信。所述方法包含在所述第一模塊處產(chǎn)生所述命令，經(jīng)由所述鏈路將所述命令傳輸?shù)剿龅诙K，和在所述第二模塊處將所述命令的執(zhí)行時間與...

本發(fā)明揭示一種用于存儲器的命令執(zhí)行優(yōu)先權(quán)方案。所述優(yōu)先權(quán)方案涉及用于在存儲器中存儲及檢索數(shù)據(jù)的系統(tǒng)及技術(shù)。命令隊列可用于接收多個命令，所述命令中的每一者均可請求訪問所述存儲器。命令選擇器可用于評估所述命令隊列中的命令塊，以從所述塊中選擇...

本發(fā)明揭示一種其中可調(diào)節(jié)存取速度的存儲器系統(tǒng)。所述存儲器系統(tǒng)可包括存儲器及存儲器控制器。所述存儲器控制器可經(jīng)配置以產(chǎn)生多個控制信號來存取所述存儲器，且調(diào)節(jié)控制信號之間的定時，以根據(jù)與存儲器系統(tǒng)操作有關(guān)的參數(shù)來改變存儲器存取速度。

在流水線式處理器中，位于指令高速緩存之前的預(yù)解碼器計算ＰＣ－相對和絕對地址轉(zhuǎn)移指令的轉(zhuǎn)移目標地址（ＢＴＡ）。所述預(yù)解碼器將ＢＴＡ與轉(zhuǎn)移指令地址（ＢＩＡ）進行比較，以確定目標與指令是否位于相同的存儲器頁內(nèi)。將對此進行指示的轉(zhuǎn)移目標相同頁（...

本發(fā)明揭示用于可控制地分派多個存儲器組的一部分作為高速緩沖存儲器的技術(shù)。為此目的，采用配置跟蹤器和組選擇器。所述配置跟蹤器對每一存儲器組是否將在高速緩沖存儲器中操作進行配置。所述組選擇器具有多個組分配函數(shù)。當接收到傳入地址時，所述組選擇...

一種集成電路包括多個電源域。各饋電電流開關(guān)電路（ＳＣＳＣ）跨每個電源域分布。當ＳＣＳＣ內(nèi)一控制節(jié)點上呈現(xiàn)信號時，該ＳＣＳＣ將此電源域的局部饋電總線耦合到全局饋電總線。一啟用信號路徑延伸貫穿各ＳＣＳＣ，從而啟用信號可從控制節(jié)點至控制節(jié)點地...

本文提供了一種方法，該方法包括在設(shè)備模擬器（５００）上產(chǎn)生兩個模擬設(shè)備（５０２）。兩個模擬設(shè)備對應(yīng)于物理設(shè)備。在設(shè)備模擬器（５０８）上加載至少一個性能擴展文件，至少一個性能擴展文件被應(yīng)用于至少一個模擬設(shè)備。然后，有選擇地把應(yīng)用程序（５１...

處理器中的一個或一個以上架構(gòu)型寄存器是可寫入分段字的，且可將來自多個未調(diào)準的存儲器存取操作的數(shù)據(jù)直接匯集在架構(gòu)型寄存器中，而不是首先將所述數(shù)據(jù)匯集在可寫入分段字的非架構(gòu)型寄存器中且接著將其傳送到所述架構(gòu)型寄存器。在通用寄存器文件利用寄存...

本發(fā)明提供一種包括條件轉(zhuǎn)移指令預(yù)測機構(gòu)的處理器，所述條件轉(zhuǎn)移指令預(yù)測機構(gòu)產(chǎn)生加權(quán)的轉(zhuǎn)移預(yù)測值。對于往往不如強加權(quán)預(yù)測精確的弱加權(quán)預(yù)測而言，通過停止指令預(yù)取來節(jié)約與推測性填充和后續(xù)沖洗高速緩存相關(guān)聯(lián)的功率。當在管道中已評估轉(zhuǎn)移條件且已知實...

一種處理器包含用來預(yù)測程序返回地址以用于指令預(yù)取的返回堆棧電路，其中返回堆棧控制器確定與給定返回指令相關(guān)聯(lián)的返回層級數(shù)目，并將所述數(shù)目的返回地址從所述返回堆棧上托。將多個返回地址從所述返回堆棧上托允許所述處理器預(yù)取連續(xù)程序調(diào)用串中的初始...

當發(fā)現(xiàn)管線處理器中的分支誤預(yù)測時，如果誤預(yù)測的分支指令不是管線中最后未提交的指令，那么將檢查較早的未提交指令是否對長等待時間操作具有依賴性。如果發(fā)現(xiàn)有此類指令，那么將從所述管線中沖洗所有未提交的指令，而無需等待解決依賴性。校正分支預(yù)測，...

在指令執(zhí)行管線中，預(yù)測存儲器存取指令的未對準。基于所述預(yù)測，在所述存儲器存取指令的有效地址產(chǎn)生之前，在所述管線中產(chǎn)生額外微操作。所述額外微操作存取越過預(yù)定地址邊界的存儲器。預(yù)測所述未對準且在所述管線中早期產(chǎn)生微操作確保足夠的管線控制資源...

開關(guān)矩陣系統(tǒng)中的一種仲裁器通過以大于總線頻率的頻率操作而在單個總線頻率時鐘循環(huán)中對多個總線事務(wù)請求進行仲裁。這允許用一個仲裁邏輯實例在單個總線頻率時鐘循環(huán)中進行兩個或兩個以上仲裁操作。所述仲裁器可針對兩個或兩個以上從屬裝置進行仲裁，或者...

本發(fā)明揭示用于確保指令的同步預(yù)解碼的技術(shù)。指令串含有來自可變長度指令集的指令和內(nèi)嵌數(shù)據(jù)。一種技術(shù)包含將一區(qū)組界定為等于所述指令集中的最小長度指令，和將組成所述指令集中最長長度指令的區(qū)組的數(shù)目界定為ＭＡＸ。所述技術(shù)進一步包含當將程序編譯或...

一種處理器包含例如取出級和解碼級等共用指令解碼前端和一組異質(zhì)處理管線。較低性能管線具有較少級，且可利用較低速度／功率電路。較高性能管線具有較多級，且利用較快電路。所述管線共享其它處理器資源，例如指令高速緩沖存儲器、寄存器文件堆棧、數(shù)據(jù)高...

檢測終止代碼循環(huán)的條件分支指令，且防止分支歷史寄存器（ＢＨＲ）更新以存儲循環(huán)結(jié)束分支評估。這防止實施循環(huán)迭代的分支從所述ＢＨＲ中取代其它分支評估歷史。可通過編譯器使用特定類型分支指令或在循環(huán)結(jié)束分支指令的操作碼中插入指示位來靜態(tài)地檢測所...